简介:DDR3SDRAM是新一代的内存技术标准,也是目前内存市场上的主流。大量的嵌入式系统或手持设备也纷纷采用DDR3内存来提高性能与降低成本,随着越来越多的SoC系统芯片中集成DDR3接口模块,设计一款匹配DDR3的内存控制器IP软核具有良好的应用前景。本文在研究了DDR3的JEDEC标准的基础上,设计出DDR3控制器IP软核的整体架构,并使用VerilogHDL语言完成DDR3控制器IP软核。在分析了40nmDDR3PHY测试芯片的基本性能的基础上,设计DDR3控制器IP软核的接口模块。搭建利用AXI总线对DDR3控制器IP软核发出直接激励的仿真验证平台,针对设计的具体功能进行仿真验证,并在XilinxXC5VLX330T-FF1738-2开发板上实现对DDR3存储芯片基本读/写操作控制。在EDA仿真环境下,DDR3控制器IP软核的总线利用率达到66.6%。
简介:随着第二代移动通信时代的逼近,各大电信运营商和制造商面对即将来临的挑战,做出努力来延长第二代移动通信的生存时间和解决平滑过渡到第三代移动通信的问题,增加第二代移动网的新服务功能,网络容量和增强其无线数据传输能力,能够在3G来临之前的业务竞争中取得先机,目前在全国已经基本建成的移动IP网络就是第二代向第三代演进的策略之一,它把IMT-2000的部分服务引入到2.5G系统中,然后,在增加频谱有效性和灵活性的基础上演进或更新到3G接入,以提供全部IMT-2000的服务,对CDMA1X而言,移动IP的网络建成和应用是今后3G市场发展的重要契机。