在并行FIR的快速迭代短卷积算法（ISCA）基础上，采用多级小尺寸并行FIR结构级联结构，实现了一种新型并行FIR滤波器。在增加一定量的加法器和延迟单元等弱运算强度单元的情况下，大大减少使用的乘法器数量。一个采用3级（2×3×6）级联结构的2并行36抽头FIR滤波器仅需18个乘法器，比单级ISCA算法实现的FIR结构节省了67％，更适合于专用并行FIR滤波器的VLSI实现。
中国电子科学研究院学报
2008年1期
