CMOS电路芯片ESD保护电路设计技术分析

CMOS电路芯片ESD保护电路设计技术分析

李艳艳  

豪威半导体（上海）有限公司  201611

摘要：静电是造成CMOS电路芯片失效机理的主要因素之一，严重时还会引发电路自燃现象。因此，探讨ESD对于CMOS电路芯片保护而言存在一定的必要性。基于此，本文简单分析提升ESD保护能力的常用方式及保护原理，并深入探讨CMOS电路芯片ESD保护电路结构设计，以供参考。

关键词：静电放电；CMOS电路芯片；ESD保护

引言：静电通常会在电路芯片使用、测试、封装与制造过程中产生，而静电放电现象会为各种电子器件造成不同程度的损伤，静电累积电荷在某种情况下可瞬间达到几百千瓦功率，对电路芯片伤害强度极大。因此，必须通过合理设计ESD电路芯片保护结构，进而降低静电对电路芯片的破坏。

1. ESD的失效模式

通常来讲，导致产生ESD的原因不同对CMOS电路芯片放电方式也会有所不同，最为常见的ESD现象模型为电场感应模型、带电器件模型、机器模型和人体模型。其中人体模型在整体放电过程时会在上百纳秒内瞬间产生有数安倍电流的释放，其对电路芯片的整体伤害相对较轻。机械模型放电时间通常较短，只在几十纳秒内便会产生有数安培的电流瞬间释放，可在一定程度上危害机械模型。而带电体模型则放电时间更短，其对电路芯片整体危害最大，在几纳秒内便会将电流释放量达到十几安培。

引发ESD失效的根本原因为电失效和热失效两种。其中热失效主要由于电路系统局部电流过于集中而产生热量，使各种器件金属区域芯片产生热斑或将线路熔化，进而造成二次击穿。电失效则是因为栅氧化物上施加的电压强度超出其介质最高强度，进而导致相关介质被表面击穿或结构击穿。而ESD的整体失效模式主要包括潜在失效、软失效与硬失效三种模式。

2. 提升ESD保护能力的常用方法

2.1从制程上改进

现阶段，从整体上优化ESD保护能力主要通过两种方式执行：即增设阻挡层金属硅化物掩膜板及ESD保护系统注入工序。以上两道增设工序可充分提升电路芯片器件本身对ESD的承受能力，但在一定程度上增加了大量改进成本[1]。

在增设金属硅化物方面，可运用Salicide Blocking相关设计工艺增设出指定的掩模板定义区域，再将区域内所包含的全部金属硅化物彻底清除，使泄、漏、源中的方块电阻值转变为原始电阻数值，在产生静电放电反应时，静电会因经过较大电阻而产生压降效果并进一步减小电流，从而有效增强ESD整体结构的电气芯片保护能力。同时，Salicide Blocking工艺工序的增设，也可进一步增强CMOS IC输出级阶段的静电放电保护性能，但也在一定程度上提高了整体工艺实施难度，且会在对金属硅化物清除过程中，对工艺线产生不同程度的金属污染。

在注入ESD工序阶段，可充分运用在微米工艺，将漏端轻掺杂工序引入其中，此操作工序会在栅极与漏端和源端重叠位置形成一个浓度较轻的浅结，从而大幅度减少地漏端在沟道区域的分布电场强度，进而解决因热载子效应而使相关器件在长期使用过程中产生Vth漂移等不良现象。由于所形成的浅结相对较小通常只有2.0m深度，故而其形成曲率半径也相对较小，当有静电通过结构内部时，便会击穿线路结构而致使导热功能失效。故而，如采用LDD结构作为电气系统MOS器件作为防护装置输出级，则极易被静电作用所击穿。通过合理ESD Implantion可将传统MOS器件进行预制深结处理，进而增强在ESD在亚微米工艺下的实际保护能力，而在电路内部中可依旧使用LDD结构的相关MOS器件。如此便可在增强器件本身性能的同时，大大提升了ESD对电路芯片的保护能力。

2.2从器件上改进

相关器件在各种程度的偏压产生的不同特性及整体布局占用面积，则是对ESD器件最为重要的考核指标。如某电路系统二极管正向电流电压达到0.8V至1.2V之间，但其反向电压通常在-13V至-15V之间，故而当同级别ESD放电电流在电路系统运行时经过该二极管设备时，在反向静电压作用下，其产生的实际热量将远远超过正向静电压热量，由此可见二极管所能承受的ESD反向电压远远高于ESD正向电压值。而通常三极管与MOS系统所能承受的ESD则与二次崩溃点中的电流It2息息相关。若该器件It2低于ESD放电电流，ESD势必会严重损伤该器件内部结构，通常来讲二者均具有较大箝制电压，故而导致产生的功率极高。除此之外，由于晶体管实际击穿电压较高，只能在电路内部完全破坏后才能释放导通静电电压，进而无法起到对电路芯片的实际保护作用，因此通常会采用MOS与SCR结合的方式实施静电压导通处理工作，此种组合能够完美地将SCR击穿电流控制到10V，进而保障整体电路系统安全运行[2]。

2.3从电路上改进

对于ESD瞬间放电电压变化现象的控制而言，可充分利用电容耦合控制功能，来提升ESD工艺对电路系统的保护能力。在基于亚微米基础上，PAD输入与PAD输出区域ESD保护所需要的MOS中W/L值通常较大，且常常会在整体布局上形成叉指结构。但在发生ESD放电现象时，不同叉指通常无法同时产生导通操作，如存在少数叉指优先导通，那么ESD电流必然会集中于流向那几支叉指，也就是说，此期间该器件整体ESD防护能力仅仅依靠提前导通的少部分叉指来完成，进而无法实现最大保护作用。为有效解决晶体管叉指导出不均匀的现象，应充分利用电容耦合作用，来使尺寸相对较大的晶体上每个叉指都能实现均匀导通。经过相关学者研究发现，可利用NMOS结构中较为分散的Ggd电容作为主要耦合器件，并运用NMOS场氧作用不断提升电容耦合的实际效能，一旦PAD结构上突然产生正向ESD电压，NMOS栅极便会因电容耦合作用而加大内部电压，故而将NMOS均匀导通返回至骤回崩溃区域，使得ESD实际放电能量得以在每处叉指间均匀分散，进而将尺寸相对较大的晶体管，充分发挥其应有的保护电气芯片静电放电防护作用。

3. ESD保护原理

ESD保护电路最为基本的设计目标便是，避免电路在日常工作时受到静电放电损害，保护电路中每个芯片与芯片引起产生的一切ESD，都可通过附近低阻力旁路将静电放电流导入相应的电源线当中。此期间，低阻旁路不仅需要将ESD产生的电流充分吸收，还需具备对工作电路电压的控制能力，进而防止工作电路在静电放电过程中因电压承载量过大而损坏。通常来讲，电路系统在日常工作时，其内部抗静电系统为关闭状态，这也使得ESD保护设计必须拥有极强的稳定性，进而在静电放电时在第一时间做出反应，以此对电路系统加以保护，同时保障自身系统不受损坏。除此之外，电路系统中的抗静电结构本身存在一定缺陷，因此必须将类似输入延迟等副作用通过保护系统设计，控制在合理范围之内，且应避免抗静电结构在运行时产生闩锁现象。

4. CMOS电路芯片ESD保护电路结构设计

4.1基础设计

目前，多数ESD电流主要源于电路系统外部，故而必须将ESD保护电路布设在PAD附近也就是I/O电路结构内部，现阶段常用的I/O电路主要由输入接收装置和输出驱动装置构成。ESD在电路系统正常工作时会由PAD导入电路芯片，所以必须将I/O内部结构中全部直接连接PAD相关器件，全部布设于与其无相交点的ESD低阻旁路上，并将静电放电电流全部引入连接的电压线，再通过电压线将其分散到各个芯片管脚，进而在最大限度上降低ESD对电路系统所造成的影响。I/O电路系统静电防护设计，就是保护连接PAD的全部输入接收装置与输出驱动装置，能够在ESD现象发生时，在最短时间内自动形成与电路保护结构并行的静电防护低阻通路，且必须及时有效地对电路电压加以控制和保护，而在另种保护装置运行时不会影响普通电路结构的正常运行。现阶段，ESD相关保护器件包括可控硅、MOS管、双极性晶体管、二极管及电阻构成。因CMOS工艺与MOS管之间存在很强的兼容性，故而现代电路ESD防护结构通常采用MOS管来布设[3]。

4.2具体设计

基于CMOS工艺背景下的NMOS管通常拥有一个横向寄生性晶体管，此种寄生性晶体管在日常运作时可将大量电流吸收，充分利用此类现象可在小范围区域设计出ESD耐压值相对较高的电路保护系统，其中最为关键的器件便是NMOS。电路系统在日常工作时，横向晶体管NMOS通常处于关闭状态。一旦ESD现象发生时，衬底及漏极耗尽区势必会产生雪崩状态，并随之造成电子空穴对流现象发生。又因电路系统存在衬底电阻Rsub，进而导致衬底电压瞬间增高。当电源和衬底间PN结产生正偏现象时，电子便会由源射入电路衬底结构当中。这些电子元素在源漏结构中电场作用下加快生长速度，进而造成空穴、电子的电离碰撞，产生大量电子空穴对，使得流过晶体管结构内部的电流持续增加，二次击穿NMOS晶体管，而此种程度的击穿较为严重无法修复，最终严重损坏NMOS管。为有效减少输入驱动装置上NMOS晶体管在ESD阶段两端产生的电压，应在GGNMOS与ESD保护器件之间合理布设一个电阻装置，且此电阻装置不可影响电路系统工作信号，故而电阻装置面积不宜过大，在实施版图刻画时通常则主要运用poly多晶硅电阻。若仅仅设计ESD一级保护结构，在ESD电流相对较大时，电路内部管路被击穿的可能性依然较大。若ESD电流过大，金属连线与衬底之间的电阻将无法正常工作，此期间GGNMOS便无法将输入接收装置产生的电压完全控制，从而使输入接收装置氧化硅层达到击穿程度的电压，主要来源于输入接收端与GGNMOS衬底间存在的R压降。为杜绝此类现象，可在输入接收区域布设一个尺寸相对较小的GGNMOS来实施ESD二级保护，并以此来线控输入接收装置电压，常见的等效电路和保护结构，如图1所示[4]。

图 1 常见的等效电路和保护结构图

4.3电路保护结构版图刻画

在电路保护结构版图刻画过程中，必须将ESD二级保护电路与输入接收装置紧密连接，进而降低ESD二级保护电路与输入接收装置之间连接线和衬底电阻。为了能够在最小范围内刻画出最大规格的NMOS管，通常会以手指型在版图中刻画。此外，还应严格按照I/O电路中ESD相关规范来设计。若PAD系统只作为输出使用，则无需布设栅端接地晶体管与保护电阻，其所输出的大规格NMOS及PMSE器件本身就可作为ESD防护器件使用，通常输出级会布设双保护环，如此一来便可有效避免闩锁现象发生。在ESD全芯片电路保护结构设计过程中，必须遵循下列原则：第一，尽可能地将VSS和VDD外围走线放宽，最大限度降低走线上产生的电阻。第二，合理设计VSS与VDD间箝位电压系统，且在电流日常运行产生ESD现象时，在第一时间内提供VSS-VDD低阻抗静电直通泄放出口，尤其针对大面积电路结构，应尽可能地在芯片附近布设此类结构，如有必要还应在芯片外围区域布设多个类似VSS、VDD的PAD，进而提升电路系统整体的抗ESD能力。第三，外围电路系统保护结构的接地与电源线走线应与内部走线区分开来，最大限度实现均匀设计外围电路系统ESD保护结构，进而杜绝在整体版图设计结构上产生ESD保护系统设计漏洞。第四，ESD电路芯片保护结构设计必须在其芯片面积、ESD性能进行研究，重点分析其可能影响电路输出驱动性能、电路速度、输入信号准确性等方面因素，同时考虑工艺技术之间的兼容性，进而增强电路保护结构设计的科学性与合理性。第五，电路保护系统设计过程中，部分电路结构中并不存在VSS、VDD箝位电压保护机制，很多时候ESD电流释放及电压箝位则全部运用电路芯片衬底来完成。应在电路外围接触空间允许的情况下多多增设缺陷与衬底，其必须使P＋N＋之间的距离保持一致。如有多余空间，则应在VSS、VSS的PAD结构四周及附近区域布设相应的箝位电压保护机构。如此一来，不仅会大大增加VSS、VDD保护机制下的抗静电放电性能，同时也大大增强了I/O模式下的抗静电放电性能，一举多得。

通常在基于上述大致设计原则的基础上，在充分考虑与芯片面积折中情况下，通常CMOS亚微米电路系统总体抗静电放电电压可超过2500V，完全能够满足日常民用电路系统ESD电路保护设计需求。对于部分超大规模深亚微米CMOS的静电放电防护结构而言，采用深亚微米工艺制作的Foundery均具备独特的ESD外围电路保护结构体系，并设有详细的保护结构设计规范，相关人员只需将其内部结构简单调用即可，从而实施设计人员能够将更多精力投入到对电路系统本身性能、功能等设计方面。

结论：综上所述，随着CMOS电路芯片相关技术不断提高，ESD保护设计难度也在不断加大，目前对于ESD保护而言并非单纯的输出脚或输入脚的保护结构设计，而更加侧重电路芯片整体的静电防护，必须各个I/O电路中合理布设相应的ESD电路，并从整体芯片全盘进行分析和研究，进而实现芯片保护效果。

参考文献：

[1]唐晓柯,王源. 一种用于继电保护的电源钳位静电放电电路[J]. 半导体技术,2021,46(09):675-679+700.

[2]纪新峰,张好军. GaAs相关多普勒放大器的抗静电设计[J]. 兵器装备工程学报,2021,42(03):253-257.

[3]罗亚涛,曾宪旦,陈镇. 电路中精密电阻和熔断器的两级保护方案[J]. 日用电器,2022,(06):83-86.

[4]史红利,杨淑霞. 发电机组电路保护模块设计[J]. 移动电源与车辆,2022,53(01):21-23+53.